VHDL ile Değişinti (Variance) Hesaplama

Posted in VHDL, Yazılar by On Temmuz 22, 2016. 2 Comments

Verilen bir dizinin değişintisinin (varyansının) hesaplanması Denkelm (1)’de gösterilmiştir. Denklem (1)’de X diziyi, µ dizinin ortalama değerini, N dizi boyunu ve σ2 değişinti değerini göstermektedir. Denklem (1)’de verilen denklemlerde öncelikle dizinin ortalama değerinin hesaplanması gerekmektedir.

denk1-1-300x128

Denklem (2)’de varyans hesaplama için kullanılabilecek farklı bir hesaplama yöntemi gösterilmiştir. Denklem 2’de dizi içerisinde bulunan sayıların karelerinin toplamının ortalamasından, dizinin ortalama değerinin karesi çıkartılarak varyans değeri hesaplanmaktadır.

denk2-300x115

Aşağıda verilen şekilde 1’den 20’ye kadar olan sayıların 10’luk bir diziye sırasıyla yazılması ile elde edilen değişinti sonuçlarının hesaplanmasına ilişkin benzetim sonucu gösterilmiştir. Benzetim sonucu verileri sayfanın sonunda verilen MATLAB kodu ile doğrulanmıştır.

Değişinti hesaplama işlemlerini gerçekleştirilen variance.vhd VHDL kodu kullanulmıştır. Kod içerisinde tanımlı moving_sum alt devresi blog mevctut olan VHDL ile Kayan Toplayıcı (Moving Sum) Tasarımı yazısında bulabilirsiniz.

tb_vairance-300x80

Aşağıda benzetim yapılabilemsini sağlayan sınama kodu verilmiştir.

  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3. use IEEE.STD_LOGIC_SIGNED.ALL;
  4. use IEEE.STD_LOGIC_ARITH.ALL;
  5.  
  6. entity tb_variance is
  7. end tb_variance;
  8.  
  9. architecture Behavioral of tb_variance is
  10.     component variance
  11.     Generic(
  12.         DATA_WIDTH : integer := 12;
  13.         SUM_SIZE : integer := 10
  14.     );
  15.     Port (
  16.         in_clk : in std_logic;
  17.         in_rst : in std_logic;
  18.         in_data : in std_logic_vector(DATA_WIDTH - 1 downto 0);
  19.         in_data_vld : in std_logic;
  20.         out_data : out std_logic_vector(2 * DATA_WIDTH - 1 downto 0);
  21.         out_data_vld : out std_logic
  22.     );
  23.     end component;
  24.    
  25.     constant DATA_WIDTH : integer := 12;
  26.     constant SUM_SIZE : integer := 10;
  27.     constant CLK_PERIOD : time := 1 us;
  28.    
  29.     signal in_clk : std_logic;
  30.     signal in_data : std_logic_vector(DATA_WIDTH - 1 downto 0) := (others => '0');
  31.     signal in_data_vld : std_logic;
  32.     signal r_variance : std_logic_vector(2 * DATA_WIDTH - 1 downto 0) := (others => '0');
  33.    
  34.    
  35. begin
  36.  
  37.  
  38.     process
  39.     begin
  40.         in_clk <= '1';
  41.         wait for CLK_PERIOD / 2;
  42.         in_clk <= '0';
  43.         wait for CLK_PERIOD / 2;
  44.     end process;
  45.    
  46.     process
  47.     begin
  48.         in_data_vld <= '0';
  49.         wait for  9 * CLK_PERIOD;
  50.         if in_data = 20 then
  51.             in_data <= conv_std_logic_vector(1, DATA_WIDTH);
  52.         else
  53.             in_data <= in_data + 1;
  54.         end if;
  55.         in_data_vld <= '1';
  56.         wait for  CLK_PERIOD;
  57.     end process;
  58.    
  59.     variance_map : variance
  60.         Generic map(
  61.             DATA_WIDTH => DATA_WIDTH,
  62.             SUM_SIZE => SUM_SIZE
  63.         )
  64.         Port map(
  65.             in_clk => in_clk,
  66.             in_rst => '0',
  67.             in_data => in_data,
  68.             in_data_vld => in_data_vld,
  69.             out_data => r_variance,
  70.             out_data_vld => open
  71.     );
  72.  
  73. end Behavioral;
  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3. use IEEE.STD_LOGIC_SIGNED.ALL;
  4. use IEEE.STD_LOGIC_ARITH.ALL;
  5.  
  6. entity variance is
  7.     Generic(
  8.         DATA_WIDTH : integer := 12;
  9.         SUM_SIZE : integer := 10
  10.     );
  11.     Port (
  12.         in_clk : in std_logic;
  13.         in_rst : in std_logic;
  14.         in_data : in std_logic_vector(DATA_WIDTH - 1 downto 0);
  15.         in_data_vld : in std_logic;
  16.         out_data : out std_logic_vector(2 * DATA_WIDTH - 1 downto 0);
  17.         out_data_vld : out std_logic
  18.     );
  19. end variance;
  20.  
  21. architecture Behavioral of variance is
  22.  
  23.     component moving_sum
  24.     Generic(
  25.         DATA_WIDTH : integer := 12;
  26.         SUM_SIZE : integer := 10
  27.     );
  28.     Port (
  29.         in_clk : in std_logic;
  30.         in_rst : in std_logic;
  31.         in_data : in std_logic_vector(DATA_WIDTH - 1 downto 0);
  32.         in_data_vld : in std_logic;
  33.         out_sum_value : out std_logic_vector(DATA_WIDTH - 1 downto 0);
  34.         out_sum_value_vld : out std_logic
  35.     );
  36.     end component;
  37.    
  38.     component integer_divider
  39.     Generic(
  40.         DATA_WIDTH : integer := 12;
  41.         DIV_PARAM : integer := 10
  42.     );
  43.     Port (
  44.         in_clk : in std_logic;
  45.         in_rst : in std_logic;
  46.         in_data : in std_logic_vector(DATA_WIDTH - 1 downto 0);
  47.         in_data_vld : in std_logic;
  48.         out_data : out std_logic_vector(DATA_WIDTH - 1 downto 0);
  49.         out_data_vld : out std_logic
  50.     ); 
  51.     end component;
  52.    
  53.     component integer_multiplier
  54.     Generic(
  55.         DATA_WIDTH : integer := 12
  56.     );
  57.     Port (
  58.         in_clk : in std_logic;
  59.         in_rst : in std_logic;
  60.         in_data : in std_logic_vector(DATA_WIDTH - 1 downto 0);
  61.         in_data_vld : in std_logic;
  62.         out_data : out std_logic_vector(2 * DATA_WIDTH - 1 downto 0);
  63.         out_data_vld : out std_logic
  64.     );
  65.     end component;
  66.    
  67.     signal r_data : std_logic_vector(2 * DATA_WIDTH - 1 downto 0);
  68.     signal r_data_vld : std_logic;
  69.     --
  70.     signal r_ex : std_logic_vector(DATA_WIDTH - 1 downto 0);
  71.     signal r_ex_vld : std_logic;
  72.     signal r_ex_mean : std_logic_vector(DATA_WIDTH - 1 downto 0);
  73.     signal r_ex_mean_vld : std_logic;
  74.     signal r_ex2 : std_logic_vector(2 * DATA_WIDTH - 1 downto 0);
  75.     signal r_ex2_vld : std_logic;      
  76.     --
  77.     signal r_e2x : std_logic_vector(2 * DATA_WIDTH - 1 downto 0);
  78.     signal r_e2x_vld : std_logic;
  79.     signal r_e2x_mean : std_logic_vector(2 * DATA_WIDTH - 1 downto 0);
  80.     signal r_e2x_mean_vld : std_logic;
  81.     signal r_e2x_mean_dly : std_logic_vector(2 * DATA_WIDTH - 1 downto 0);
  82.     signal r_e2x_mean_dly_vld : std_logic;
  83.    
  84. begin
  85.  
  86.     out_data <= r_data;
  87.     out_data_vld <= r_data_vld;
  88.    
  89.     process(in_clk, in_rst)
  90.     begin
  91.         if in_rst = '1' then
  92.             r_data <= (others => '0');
  93.             r_data_vld <= '0';
  94.         elsif rising_edge(in_clk) then 
  95.             r_data_vld <= '0';
  96.             if r_ex2_vld = '1' then
  97.                 r_data <= r_e2x_mean_dly - r_ex2;
  98.                 r_data_vld <= '1';
  99.             end if;
  100.         end if;
  101.     end process;
  102.  
  103. ---
  104.     ex_sum_map : moving_sum
  105.         Generic map(
  106.             DATA_WIDTH => DATA_WIDTH,
  107.             SUM_SIZE => SUM_SIZE
  108.         )
  109.         Port map (
  110.             in_clk => in_clk,
  111.             in_rst => in_rst,
  112.             in_data => in_data,
  113.             in_data_vld => in_data_vld,
  114.             out_sum_value => r_ex,
  115.             out_sum_value_vld => r_ex_vld
  116.         ); 
  117.        
  118.     ex_divider_map : integer_divider
  119.         Generic map(
  120.             DATA_WIDTH => DATA_WIDTH,
  121.             DIV_PARAM => SUM_SIZE
  122.         )
  123.         Port map (
  124.             in_clk => in_clk,
  125.             in_rst => in_rst,
  126.             in_data => r_ex,
  127.             in_data_vld => r_ex_vld,
  128.             out_data => r_ex_mean,
  129.             out_data_vld => r_ex_mean_vld
  130.         );     
  131.    
  132.     ex_multiplier_map : integer_multiplier
  133.         Generic map(
  134.             DATA_WIDTH => DATA_WIDTH
  135.         )
  136.         Port map(
  137.             in_clk => in_clk,
  138.             in_rst => in_rst,
  139.             in_data => r_ex_mean,
  140.             in_data_vld => r_ex_mean_vld,
  141.             out_data => r_ex2,
  142.             out_data_vld => r_ex2_vld
  143.         );
  144.        
  145. ----------------------     
  146.     e2x_sum_map : moving_sum
  147.         Generic map(
  148.             DATA_WIDTH => 2* DATA_WIDTH,
  149.             SUM_SIZE => SUM_SIZE
  150.         )
  151.         Port map (
  152.             in_clk => in_clk,
  153.             in_rst => in_rst,
  154.             in_data => in_data * in_data,
  155.             in_data_vld => in_data_vld,
  156.             out_sum_value => r_e2x,
  157.             out_sum_value_vld => r_e2x_vld
  158.         ); 
  159.        
  160.     e2x_divider_map : integer_divider
  161.         Generic map(
  162.             DATA_WIDTH => 2 * DATA_WIDTH,
  163.             DIV_PARAM => SUM_SIZE
  164.         )
  165.         Port map (
  166.             in_clk => in_clk,
  167.             in_rst => in_rst,
  168.             in_data => r_e2x,
  169.             in_data_vld => r_e2x_vld,
  170.             out_data => r_e2x_mean,
  171.             out_data_vld => r_e2x_mean_vld
  172.         );     
  173.  
  174.     process(in_clk, in_rst)
  175.     begin
  176.         if in_rst = '1' then
  177.             r_e2x_mean_dly <= (others => '0');
  178.             r_e2x_mean_dly_vld <= '0';
  179.         elsif rising_edge(in_clk) then
  180.             r_e2x_mean_dly_vld <= '0';
  181.             if r_e2x_mean_vld = '1' then
  182.                 r_e2x_mean_dly <= r_e2x_mean;
  183.                 r_e2x_mean_dly_vld <= '1';
  184.             end if;
  185.         end if;
  186.     end process;       
  187.        
  188. end Behavioral;
  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3. use IEEE.STD_LOGIC_SIGNED.ALL;
  4. use IEEE.STD_LOGIC_ARITH.ALL;
  5.  
  6. entity integer_divider is
  7.     Generic(
  8.         DATA_WIDTH : integer := 12;
  9.         DIV_PARAM : integer := 10
  10.     );
  11.     Port (
  12.         in_clk : in std_logic;
  13.         in_rst : in std_logic;
  14.         in_data : in std_logic_vector(DATA_WIDTH - 1 downto 0);
  15.         in_data_vld : in std_logic;
  16.         out_data : out std_logic_vector(DATA_WIDTH - 1 downto 0);
  17.         out_data_vld : out std_logic
  18.     );
  19. end integer_divider;
  20.  
  21. architecture Behavioral of integer_divider is
  22.  
  23.     signal r_data : std_logic_vector(DATA_WIDTH - 1 downto 0) := (others => '0');
  24.     signal r_data_vld : std_logic := '0';
  25.    
  26.     function f_Int_Divider (in_data : std_logic_vector(DATA_WIDTH - 1 downto 0); DIV_PARAM : integer ) return std_logic_vector is
  27.     begin
  28.         return conv_std_logic_vector((conv_integer(in_data) / DIV_PARAM), DATA_WIDTH);
  29.     end f_Int_Divider;
  30.  
  31. begin
  32.  
  33.     out_data <= r_data;
  34.     out_data_vld <= r_data_vld;
  35.    
  36.     process(in_clk, in_rst)    
  37.     begin
  38.         if in_rst = '1' then
  39.             r_data <= (others => '0');
  40.             r_data_vld <= '0';
  41.         elsif rising_edge(in_clk) then
  42.             r_data_vld <= '0';
  43.             if in_data_vld = '1' then
  44.                 r_data <= f_Int_Divider(in_data, DIV_PARAM);
  45.                 r_data_vld <= '1';
  46.             end if;
  47.         end if;
  48.     end process;
  49.  
  50. end Behavioral;
  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3. use IEEE.STD_LOGIC_SIGNED.ALL;
  4. use IEEE.STD_LOGIC_ARITH.ALL;
  5.  
  6. entity integer_multiplier is
  7.     Generic(
  8.         DATA_WIDTH : integer := 12
  9.     );
  10.     Port (
  11.         in_clk : in std_logic;
  12.         in_rst : in std_logic;
  13.         in_data : in std_logic_vector(DATA_WIDTH - 1 downto 0);
  14.         in_data_vld : in std_logic;
  15.         out_data : out std_logic_vector(2 * DATA_WIDTH - 1 downto 0);
  16.         out_data_vld : out std_logic
  17.     );
  18. end integer_multiplier;
  19.  
  20. architecture Behavioral of integer_multiplier is
  21.  
  22.     signal r_data : std_logic_vector(2 * DATA_WIDTH - 1 downto 0) := (others => '0');
  23.     signal r_data_vld : std_logic := '0';
  24.  
  25. begin
  26.  
  27.     out_data <= r_data;
  28.     out_data_vld <= r_data_vld;
  29.    
  30.     process(in_clk, in_rst)    
  31.     begin
  32.         if in_rst = '1' then
  33.             r_data <= (others => '0');
  34.             r_data_vld <= '0';
  35.         elsif rising_edge(in_clk) then
  36.             r_data_vld <= '0';
  37.             if in_data_vld = '1' then
  38.                 r_data <= in_data * in_data;
  39.                 r_data_vld <= '1';
  40.             end if;
  41.         end if;
  42.     end process;
  43.  
  44.  
  45. end Behavioral;

Aşağıda sınama kodlarının doğruluk kontrolünün yapıldığı MATLAB kodu verilmiştir.

  1. clc, clear all, close all;
  2.  
  3. Buffer_length = 10;
  4. Buffer = zeros(1, Buffer_length);
  5.  
  6. for n_j = 0 : 1
  7.     for n_i = 1 : 20
  8.         Buffer(1 : Buffer_length - 1) = Buffer(2 : Buffer_length);
  9.         Buffer(Buffer_length) = n_i;
  10.         Var(n_j * 20 + n_i) = fix(sum(Buffer.^2) / Buffer_length) - ...
  11.                    fix(sum(Buffer) / Buffer_length)^2;
  12.     end
  13. end
Latest Comments
  1. Hasan Feyzi

    4 vhdl kodunu tek bi projede nasıl çalıştırabilirim?

    Cevapla
    • Mehmet Ali Çavuşlu

      Port map yapısını kullanarak yapabilirsin…

Bir cevap yazın

E-posta hesabınız yayımlanmayacak. Gerekli alanlar * ile işaretlenmişlerdir

This site uses Akismet to reduce spam. Learn how your comment data is processed.